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開漏Open-drain與推挽push-pull介紹
開漏（Open-Drain）與推挽（Push-Pull）輸出是兩種關(guān)鍵的輸出方式，它們各自具有獨(dú)特的原理、應(yīng)用場景以及優(yōu)缺點(diǎn)，以下將對(duì)這兩種輸出技術(shù)進(jìn)行詳細(xì)且專業(yè)的闡述。

一、開漏輸出

（一）工作原理

開漏電路以內(nèi)置的N溝道MOSFET的漏極作為輸出端，該MOSFET連接在內(nèi)部輸出與地之間。當(dāng)柵極輸入低電平（0）時(shí)，NMOS的漏極與源極導(dǎo)通，此時(shí)輸出端呈現(xiàn)低電平（0）；而當(dāng)柵極輸入高電平（1）時(shí)，NMOS處于不導(dǎo)通狀態(tài)，輸出端呈現(xiàn)高阻態(tài)，表現(xiàn)為高電平（1），但這一高電平狀態(tài)需要外部上拉電路來維持，且其上升沿相對(duì)較為緩慢。

開漏輸出的輸出電壓由外接的Vcc決定，Vcc既可高于輸入高電平電壓（實(shí)現(xiàn)向上電平轉(zhuǎn)換），也可低于輸入高電平電壓（實(shí)現(xiàn)向下電平轉(zhuǎn)換）。與推挽輸出相比，開漏輸出結(jié)構(gòu)更為簡單，僅包含底部的N溝道MOSFET，缺少頂部的P溝道MOSFET，因此無法自主輸出高電平，必須借助外部上拉電阻來實(shí)現(xiàn)高電平輸出。

開漏輸出僅具備漏電流（sinkcurrent）能力，若需實(shí)現(xiàn)集電流（sourcecurrent），則必須外接上拉電阻。這一特性使得開漏輸出在特定應(yīng)用場景中具有獨(dú)特優(yōu)勢，但同時(shí)也對(duì)其使用提出了一定要求。

（二）優(yōu)點(diǎn)

在不同電壓節(jié)點(diǎn)間的電平轉(zhuǎn)換方面表現(xiàn)出色，能夠靈活地實(shí)現(xiàn)向上電平轉(zhuǎn)換（Up-translate）和向下電平轉(zhuǎn)換（Down-translate），為多種電壓標(biāo)準(zhǔn)的電路系統(tǒng)之間的信號(hào)傳輸提供了有效的解決方案。

支持“線與”（Wired-AND）邏輯功能，允許多個(gè)開漏輸出的Pin腳連接到同一條信號(hào)線上。只要其中一個(gè)輸出為低電平，整個(gè)線上的邏輯狀態(tài)即為低電平，這一特性在I2C、SMBus等總線系統(tǒng)中被廣泛應(yīng)用，用于判斷總線的占用狀態(tài)以及實(shí)現(xiàn)多設(shè)備間的通信協(xié)調(diào)。

可有效利用外部電路的驅(qū)動(dòng)能力，從而減輕IC內(nèi)部的驅(qū)動(dòng)負(fù)擔(dān)。當(dāng)IC內(nèi)部的MOSFET導(dǎo)通時(shí)，驅(qū)動(dòng)電流從外部的VCC經(jīng)過上拉電阻、MOSFET流向GND，IC內(nèi)部僅需提供較小的柵極驅(qū)動(dòng)電流，這有助于降低IC的功耗并提高其驅(qū)動(dòng)能力。

通過改變外接上拉電源的電壓，可靈活調(diào)整傳輸電平。例如，IC的邏輯電平由其自身的電源Vcc1決定，而輸出高電平則可由另一電源Vcc2決定，從而實(shí)現(xiàn)低電平邏輯控制輸出高電平邏輯的功能，為電路設(shè)計(jì)提供了更大的靈活性。

（三）缺點(diǎn)

若開漏Pin未連接外部上拉電阻，則只能輸出低電平，無法實(shí)現(xiàn)高電平輸出，這限制了其在某些需要獨(dú)立高電平輸出場景中的應(yīng)用，必須外加上拉電阻才能完整地實(shí)現(xiàn)高低電平輸出功能。

連接上拉電阻的線路在電壓提升過程中，其最快上升速度受到電阻R與寄生電容（包括Pin腳電容和板級(jí)電容）的限制，遵循R×C時(shí)間常數(shù)規(guī)律。這意味著信號(hào)的上升時(shí)間與上拉電阻的阻值密切相關(guān)，阻值越大，上升時(shí)間越長，信號(hào)傳輸速度越慢。

當(dāng)輸出電平為低時(shí)，N溝道MOSFET導(dǎo)通，導(dǎo)致Vcc與GND之間形成一個(gè)持續(xù)的電流回路，電流流經(jīng)上拉電阻和MOSFET，從而影響整個(gè)系統(tǒng)的功耗。為了減小這一電流，可采用較大阻值的上拉電阻，但這又會(huì)使輸出信號(hào)的上升時(shí)間變慢。因此，在選擇上拉電阻阻值時(shí)需要在功耗與信號(hào)傳輸速度之間進(jìn)行權(quán)衡，較大的阻值可降低功耗但會(huì)降低信號(hào)速度，反之則會(huì)增加功耗但提高信號(hào)速度。同時(shí)，上拉電阻的阻值也不能過小，因?yàn)樵谳敵龅碗娖綍r(shí)，過小的阻值會(huì)使MOSFET需要承受更大的漏極電流，進(jìn)而導(dǎo)致更高的功耗。

二、推挽輸出

（一）工作原理

推挽輸出電路在輸出腳內(nèi)部集成了互補(bǔ)的MOSFET對(duì)，即高側(cè)的P溝道MOSFET（PMOS）和低側(cè)的N溝道MOSFET（NMOS）。當(dāng)柵極輸入低電平（0）時(shí)，高側(cè)PMOS處于高阻態(tài)，低側(cè)NMOS導(dǎo)通，此時(shí)輸出端呈現(xiàn)低電平（0）；而當(dāng)柵極輸入高電平（1）時(shí)，高側(cè)PMOS導(dǎo)通，低側(cè)NMOS處于高阻態(tài)，輸出端呈現(xiàn)高電平（1）。這種通過交替導(dǎo)通高側(cè)和低側(cè)MOSFET來輸出高低電平的方式，使得推挽輸出既能漏電流（sinkcurrent）又能集電流（sourcecurrent），并且其輸出的高低電平由IC的電源電壓決定。

推挽輸出通常具有兩種穩(wěn)定狀態(tài)（高電平和低電平）以及一個(gè)可選的高阻抗（highimpedance）狀態(tài)，但一般情況下，在不需要高阻抗?fàn)顟B(tài)時(shí)，無需額外的上拉電阻，這與開漏輸出有所不同。

（二）優(yōu)點(diǎn)

具備雙向電流傳輸能力，既能吸電流（將電流從負(fù)載引導(dǎo)至地），又能貫電流（將電流從電源引導(dǎo)至負(fù)載），這使其在驅(qū)動(dòng)各種負(fù)載時(shí)具有更廣泛的應(yīng)用范圍和更強(qiáng)的驅(qū)動(dòng)能力。

信號(hào)傳輸速度快是推挽輸出的顯著優(yōu)勢。由于其內(nèi)部采用兩個(gè)互補(bǔ)的晶體管分別負(fù)責(zé)高電平和低電平的輸出，并且在輸出過程中能夠快速地切換晶體管的導(dǎo)通與截止?fàn)顟B(tài)，因此能夠以較快的速度驅(qū)動(dòng)線路，實(shí)現(xiàn)信號(hào)的快速傳輸與切換。

與開漏輸出相比，推挽輸出的高低電平由IC自身的電源決定，這使得其在電路設(shè)計(jì)中具有更高的集成度和更直接的控制方式，但在進(jìn)行邏輯操作等場景下相對(duì)開漏輸出的靈活性可能有所降低。

（三）缺點(diǎn)

在一條總線上，通常只能存在一個(gè)推挽輸出的器件，否則容易導(dǎo)致總線沖突和電路故障。這是因?yàn)橥仆燧敵銎骷谳敵龈叩碗娖綍r(shí)會(huì)主動(dòng)驅(qū)動(dòng)信號(hào)線，若多個(gè)推挽輸出器件同時(shí)連接在同一總線上且輸出不同的電平，將產(chǎn)生較大的電流沖擊，損壞器件或?qū)е滦盘?hào)傳輸錯(cuò)誤。

推挽輸出往往需要消耗較多的電流，相對(duì)而言功耗較大。這是由于在輸出過程中，無論是高側(cè)還是低側(cè)MOSFET導(dǎo)通時(shí)都會(huì)有一定程度的電流流經(jīng)，尤其是在驅(qū)動(dòng)較大負(fù)載或以較高頻率切換輸出狀態(tài)時(shí)，功耗問題會(huì)更加顯著，這對(duì)電池供電或?qū)拿舾械南到y(tǒng)來說是一個(gè)需要重點(diǎn)關(guān)注的因素。