CMOS延時單元的設計，如下圖所示，8bitDAC和9bit電容陣列一起控制輸出脈沖的形狀，輸出信號的時鐘沿延時一般都是通過改變反相器的電流和輸出電容來改變的。
如下圖所示的反相器，其傳輸延時是由NMOS和PMOS的等效電阻對負載電容Cload（一般指下一級輸入電容）充放電所消耗的時間決定的。
關(guān)于反相器中的一些延時定義如下：
定義tpLH為Vout由低電平翻轉(zhuǎn)至高電平的傳輸延時（以50%為參考），此時的CMOS反相器可等效為下表左圖所示的電路。
定義tpHL為Vout由高電平至低電平翻轉(zhuǎn)的傳輸延時，此時的CMOS反相器可等效為下表右圖所示的電路。統(tǒng)稱為propagation delay。tf和tr分別表示下降延時和上升延時，這里暫時不作討論。
從電壓角度列方程，傳輸延時的推導如下：
從電流角度看的話，就直接是RC電流充放電了，可以直觀理解：電流越大，延時越小，電流越小，延時越大。
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